Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Percobaan

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

 A. Alat dan Bahan (Modul De Lorenzo)

        
        1. Jumper



Gambar 1. Jumper


            2. Panel DL 2203D 
            3. Panel DL 2203C 
            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo
      
    B. Alat dan Bahan (Proteus)



        1. IC 74LS112 (JK filp flop)





Gambar 3. IC 74LS112






        2. IC 7474 (D Flip Flop)



Gambar 4. IC 7474





           3. Power DC

Gambar 5. Power DC




           4. Switch (SW-SPDT)

Gambar 6. Switch


          5.  Logicprobe atau LED

Gambar 7. Logic Probe

  

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

• K Flip Flop

 Pada rangkaian J-K Flip-Flop di dalamnya juga terdapat R-S Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan pengempangan dari R-S Flip Flop. Dimana sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R dan S berlogika 1. R-S Flip-Flop akan aktif hanya jika bekerja pada aktif low, dikarenakan pada kondisi yang dipilih R-S Flip-Flop berlogika 1, maka R-S tidak aktif. sehingga pada output hanya bergantung pada input J-K, dimana jika J berlogika 0 maka Q berlogika 0 dan Q' berlogika 1. dan tidak ada pengaruh dari R-S Flip-Flop

• D Flip Flop

Pada rangkaian D Flip-Flop, logika output akan sama dengan logika input, dengan syarat adanya aktif high pada input clock, dimana aktif high sendiri adalah perubahan kondisi dari logika 0 ke logika 1. pada kondisi ini, input clock berlogika 0, sehingga tidak ada terjadinya aktif high pada rangkaian tersebut, mengakibatkan output tidak akan mengalami perubahan walaupun nilai dari input D berubah-ubah.

5. Video [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

Ketika B0 dan B1 sama-sama diberi logika 0, maka output yang dihasilkan yaitu Q dan Q'  sama-sama berlogika 1(satu). Kondisi disebut dengan kondisi terlarang dimana keadaannya tidak stabil karena seharusnya salah satu baik itu Q ataupun Q' berlogika dengan dengan mengstur input S dan R saling komplemen tidak boleh aktif bersamaan.

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

Input B3 adalah clock, pada Jk flip-flop yang mempengeruhi outputnya adalah clock, sehingga jika B3 diputus, apapun perubahan pada input Jk tidak akan berpengaruh pada output, meskipun R dan S nya tidak aktif.

3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!

• Kondisi Toggle

Kondisi dimana output yang dihasilkan berubah ubah sesuai pengaturan clock pada pergantian input high atau low yang mana sebagai pemicu pergantin output.

• Kondisi Not Chage 

Kondisi dimana outputnya tidak menglami perubahan  sama sekali atau tetap

• Kondisi terlarang 

Kondisi dimana output yang dihasilkan  Q dan Q' sama sama berlogika 1. Pada kondisi ini dapat mengakibatkan Ic rusak dan jugs berlawanan dengan prinsip gerbang logika.

7. Link Download [Kembali]

Link Video percobaan 1

Link Rangkaian percobaan 1

Link HTML

Link Datasheet 7474

Link  Datasheet 72LS112